Поиск по складу

FPGA Stratix

 

 В начале 2002 года Altera выпустила в свет принциально новое семейство ПЛИС - Stratix. Данное семейство выпускается под напряжение питания 1.5V по 0.13-µm технологии. Семейство Stratix продолжает линию ПЛИС основанных на технологии SRAM и имеет логическую емкость до 114140 логических элементов (ЛЭ, logic elements, LEs) и содержит "на борту" до 10 Мбит ОЗУ. Но основным отличием ПЛИС Stratix является наличие специализированных блоков цифровой обработки сигналов (digital signal processing (DSP) blocks), которые содержат до 224 девяти разрядных аппаратных умножителей (multipliers). Очевидно, что подобное нововведение позволяет реализовать огромное количество алгоритмов обработки, ранее недоступное для ПЛИС.

 

 Как и все современные устройства большой емкости, являющиеся ядром системы на кристалле (СОК, SOC, System on chip), семейство Stratix поддерживает значительное число стандартных протоколов обмена ( I/O standards) и имеет развитые средства управления тактовой частотой, позволяющие работать с тактовой частотой до 420-MHz, для чего имеется до 12 ФАПЧ (phase-locked loops, PLLs).

 

 

Основные черты семейства следующие:

 

  • Число логических элементов от 10,570 до 114,140;
  • Объем встроенной памяти до 10,118,016 бит (1,264,752 байт);
  • Специальная организация памяти TriMatrix позволяет организовать как двухпортовую память (dual-port memory), так и буфера FIFO с частотой работы до 312 МГц;
  • Специализированные встроенные блоки ЦОС обеспечивают прямую аппаратную реализацию перемножителей с тактовой частотой до 250 МГц, реализацию функции умножения с накоплением (multiply- accumulate, МАС), реализацию КИХ фильтров (FIR, finite impulse response filters);
  • Имеется до 16 глобальных тактовых цепи (global clocks);
  • Имеется 12 схем ФАПЧ, обеспечивающих широкую полосу (spread spectrum) синхронизации, программируемую полосу (programmable bandwidth), функции переключения тактовой частоты (clock switch-over), реконфигурация ФАПЧ на лету (real-time PLL reconfiguration), развитые функции умножения частоты и сдвига фаз;
  • Поддерживаются ряд однопроводных (single-ended) и дифференциальных (differential);интерфейсов
  • Специализированный дифференциальный высокоскоростной интерфейс поддерживает до 116 каналов ввода-вывода, причем до 80 каналов способны работать со скоростью 840 Мбит/с;
  • Поддерживаются следующие популярные стандарты для скоростных сетей: RapidIO, UTOPIA IV, CSIX, HyperTransport, 10G Ethernet XSBI, SPI-4 Phase 2 (POS-PHY Level 4), SFI-4
  • Специальное схемное решение Terminator technology обеспечивает внутрикристальное согласование импедансов нагрузок для однопроводных и дифференциальных интерфейсов;
  • Поддерживается развитый интерфейс с внешней памятью, в том числе с памятью типов ZBT SRAM, QDR QDRII SRAM, DDR SDRAM, FCRAM и SDR SDRAM;
  • Безусловно поддерживаются разработанные Altera мегафункции, как и мегафункции партнеров Altera Megafunction Partners Program (AMPP).

 

Основные характеристики ПЛИС, входящих в семейство Stratix, приведены в таблице 1.

 

Таблица 1. Основные характеристики Stratix

 

 

Все микросхемы выпущены в корпусах FineLine BGA и стандартных BGA корпусах.

 

Доступна для скачивания бесплатная версия системы проектирования Quartus II - Quartus II Web Edition. Данная версия поддерживает только младшую модель семейства Stratix - EP1S10. Поддержка всего семейства включена в ПО Quartus II Subscription Edition.

 

Архитектура семейства Stratix

Назад