Архитектура семейства Stratix

Поиск по складу

Архитектура семейства Stratix

Архитектура ПЛИС Stratix представлена на рис. 1.

Рис.1. Архитектура ПЛИС Stratix.

ПЛИС семейства Stratix по сути представляют двумерную матричную структуру. Многочисленные многоуровневые межсоеинения обеспечивают передачу сигналов между логическими блоками (logic array blocks (LABs), различными структурами памяти и специализированными блоками ЦОС (DSP blocks).

Каждый логический блок (ЛБ, LAB) содержит 10 ЛЭ. ЛБ группируются по столбцам и строкам.

Блоки памяти M512 представляют собой простую двупортовую память на 512 бит дополненных битами честности (всего 576 бит). Эти блоки обеспечивают встроенную реализацию как однопортовой, так и двупортовой памяти, разрядностью до 18 бит и быстродействием 312 МГц. Блоки памяти M512 группируются в столбцы.

Блоки памяти M4K представляют собой полноценные блоки двупортовой памяти объемом 4Kбит дополненные битами четности (всего 4,608 бит). Эти блоки обеспечивают реализацию двупортовой памяти, однопортовой памяти с разрядностью до 36 бит и быстродействием до 312 МГц. Они также группируются в столбцы.

Блоки памяти MegaRAM представляют собой двупортовую память объемом 512Kбит дополненную битами четности (общий объем (589,824 бит). Эти блоки обеспечивают реализацию двупортовой памяти, однопортовой памяти с разрядностью до 144 бит и быстродействием до 300 МГц. Во многом их структура напоминает блоки памятиApex. Несколько блоков MegaRAM располагаются в центре кристалла.

Исключительно удачно разработаны блоки ЦОС (Digital signal processing (DSP) blocks), которые позволяют реализовать до 8 9 разрядных перемножителей, или 4 18 битных перемножителяя или один 36 разрядный перемножителей, с функциями накопления, суммирования и вычитания. Очевидно, что такое построение позволяет легко реализовать практически любой алгоритм ЦОС.

Каждая строка и столбец ПЛИС начинается и завершается элементами ввода-вывода (ЭВВ, I/O element, IOE)., поддерживающих разнообразные интерфейсы передачи данных.

Каждый логический блок (LAB) состоит из 10 ЛЭ, цепей ускоренного переноса (LE carry chains), управляющих сигналов, локальных межсоединений блока (local interconnect), цепей каскадирования таблиц перекодировки (LUT chain), а также цепей межсоединений регистров. На рис. 2 приведена структура ЛБ.

Рис. 2. Структура логического блока.

На рис. 3 представлена структура межсоединений логического блока ПЛИС Stratix.

Рис. 3. Структура межсоединений ПЛИС.

Как видно из рис.3, каждый логический блок имеет выходы как на локальные межсоединения, так и прямые межсоединения с соседними ЛБ.

На рис.4 представлена структура управляющих сигналов логического блока.

Рис.4. Структура управляющих сигналов логического блока.

Каждый логический блок (LAB) имеет несколько специально выделенных управляющих сигналов. Управляющие сигналы каждого логического элемента состоят из двух цепей тактовой синхронизации (clocks), двух сигналов разрешения такта (clock enables), двух сигналов асинхронного сброса (asynchronous clear), сигналов синхронного сброса (synchronous clear), сигналов асинхронной предустановки - загрузки (asynchronous preset/load), синхронной загрузки (synchronous load), сигналы управления сумматорами и вычитателями.

На рис.5 представлена структура логического элемента.

Рис.5. Струтура ЛЭ ПЛИС Stratix.

Как можно видеть из рис.5, структура ЛЭ типична для ПЛИС Altera. Как обычно, каждый ЛЭ содержит реконфигурируемый регистр, который может быть сконфигурирован как D, T, JK или RS триггер. Имется возможность синхронной или асинхронной загрузки данных, развитые цепи тактирования и управления. Основу арифметических операций, как и комбинационной логики оставляет таблица перекодировки (LUT). При необходимости регистр может быть исключен.

 

назад    1   2   3   4   5    далее