Архитектура семейства Stratix

Поиск по складу

Архитектура семейства Stratix

Отличительной особенностью ЛЭ этого семейства ПЛИС является наличие сигнала addnsub Signal, позволяющего улучшить реализацию сумматоров и вычитателей. В этом случае при использовании сигнала addnsub происходит конфигурация ЛБ для выполнения арифметических операций A + B или A - B. Таблица перекодировки (LUT) осуществляет сложение, вычитание осуществляется с использованием дополнительного кода. Компилятор Quartus II автоматически поддерживает эту опцию при использовании параметризованных функций сумматора -вычитателя (adder/subtractor parameterized functions).

Логический элемент ПЛИС Stratix может быть сконфигурирован для работы в двух режимах: нормальном режиме (Normal mode) и динамическом арифметическом режиме (Dynamic arithmetic mode)

Нормальный режим используется для реализации цифровых автоматов и различных комбинационных функций. На рис. 6. представлена структура ЛЭ в нормальном режиме.

Рис.6. Структура ЛЭ в нормальном режиме.

Как видно из рисунка 6, 4 входных сигнала данных приходят с матрицы локальных межсоединений ЛБ (LAB local interconnect) на четыре входа таблицы перекодировок ЛЭ1. Компилятор Quartus II автоматически использует сигнал переноса (carry-in) или сигнал данных (data3) как один из входов ТП (LUT). Каждый ЛЭ может использовать цепочку ТП для передачи выходного сигнала на следующий ЛЭ, минуя регистр. Также возможно асинхронная загрузка данных с входа data3 в регистр. В нормальном режиме ЛЭ поддерживает упакованные регистры (packed registers).

Динамический арифметический режим (Dynamic Arithmetic Mode) специально разработан для реализации сумматоров (adders), счетчиков (counters), накопительных сумматоров (accumulators), различных устройств проверки четности (parity functions) и устройств сравнения (comparators). Конфигурация ЛЭ в динамическом арифметическом режиме приведена на рис.7.

Рис.7. Конфигурация ЛЭ в динамическом арифметическом режиме.

Все ЛЭ в динамическом арифметическом режиме используют четыре двухвходовых ТП, сконфигурированных как динамический сумматор - вычитатель. Первая ТП производит вычисление суммы и сигнала переноса, используемого остальными ТП.

Для ускорения сигнала переноса используются два сигнала - carry-in0 или carry-in1.

Для обеспечения ускоренного переноса при реализации арифметических устройств используются специализированные цепи ускоренного переноса и цепи выбора сигнала переноса (carry-select chain). Эти цепи используются для уменьшения времени вычисления сигнала переноса, осуществляя параллельное вычисления сигнала переноса 1 и 0. Соответствующие сигналы переноса 1 и 0 carry-in1 и carry-in0 формируются параллельно, поступая затем на входы остальных ТП. На рис.8 представлена структура формирования переносов.

Рис.8. Цепи ускоренного переноса.

Как и все "большие" ПЛИС Stratix имеют развитую структуру межсоединений, называемую термином MultiTrack Interconnect. В архитектуре ПЛИС Stratix межсоединения между ЛЭ, ЛБ, памятью TriMatrix, блоками ЦОС (DSP blocks) и ЭВВ осуществляются с помощью технологии DirectDrive TM. Межсоединения MultiTrack состоят из непрерывных линий различной протяженности и расчитанных на различные рабочие скорости.Компилятор Quartus II автоматически распределяет критические цепи проекта (critical design paths) на наиболее подходящие для этого варианты трассировки.

Технология DirectDrive teпредставляет собой четко определенную технику трассировки, которая гарантирует возможность одинаковой доступности ресурсов трассировки независимо от их расположения внутри устройства. Межсоединения MultiTrack interconnect и технология трассировки DirectDrive упрощают интеграцию при коллективной работе над сложным многоблочным проектом (block-based designing) путем исключения циклов реоптимизаци.

Ресурсы трассировки MultiTrack состоит из строк (row) и столбцов (column) с фиксированным диапазоном длин. Такая структура межсоединений с фиксированной длиной ресурсов трассировки позволяет обеспечить прогнозируемое время распространения сигнала. Специально выделенные строковые сигналы (dedicated row interconnects route signals) между ЛБ, блоками ЦОС и памятью располагаются в одной и той же строке. Эти ресурсы трассировки включают в себя:

  • Межсоединения Direct link interconnects между смежными ЛБ;
  • Межсоединения R4 interconnects пересекающие 4 блока справа или слева;
  • Межсоединения R8 interconnects пересекающие 8 блоков справа или слева;
  • Межсоединения R24 row interconnects для скоростного обмена по всей длине строки

Межсоединения direct link interconnect объединяют непосредственно смежные ЛБ, блоки ЦОС и матрицы памяти локальным межсоединением. Только одна сторона блока памяти MegaRAM имеет прямой интерфейс со строковыми межсоединениями.

Межсоединения R4 interconnects могут объединять либо 4 ЛБ, либо три ЛБ и один блок памяти M512, либо два ЛБ и один блок памяти M4K, или два ЛБ и один блок ЦОС справа или слева относительно ЛБ- источника сигналов. Таким образом, этот ресурс обеспечивает быстрый обмен сигналами для 4 ЛБ. Каждый ЛБ может иметь собственный набор межсоединений R4 interconnects. На рис. 9 представлена структура межсоединений R4 interconnect.

Рис. 9. Структура межсоединений R4 interconnect.

 

назад    1  2  3  4  5    далее