Архитектура семейства Stratix

Поиск по складу

Архитектура семейства Stratix

В свою очередь межсоединения R8 interconnects объединяют 8 ЛБ, блоков памяти, M512 или M4K, или блоков ЦОС справа и слева относительно ЛБ - источника сигналов (source LAB). Соответственно межсоединения R24 interconnects обеспечивают объединение всех ресурсов строки. Структура межсоединений R8 иR24 в принципе подобна показанной на рис.9.

Сходным образом организованы и межсоединения столбцов. Ресурсы трассировки столбцов включают в себя:

  • Внутринние локальные межсоединения внутри ЛБ;
  • Цепи межсоединений регистров внутри ЛБ;
  • Межсоединения C4, объединяющие 4 ЛБ по вертикали;
  • Межсоединения C8, объединяющие 8 ЛБ по вертикали;
  • Межсоединения C16, объединяющие все ресурсы столбца.

На рис.10 показана структура локальных вертикальных межсоединений ЛБ, состоящих из цепей переноса ТП и цепей регистров.

Рис. 10. Структура локальных вертикальных межсоединений ЛБ.

Структура вертикальных межсоединений С4 показана на рис.11. Как можно видеть, она похожа на структуру R4, и также объединяет до 4 ЛБ, блоков памяти и ЦОС.

Рис. 11. Структура вертикальных межсоединений С4.

Аналогичную структуру имеют и ресурсы С8 и С16.

В таблицу 1 сведены все ресурсы трассировки ПЛИС Stratix.

      Таблица 1.

Начнем рассказ о системе встроенной памяти ПЛИС Stratix, получившей название TriMatrix Memory. Память TriMatrix состоит из трех типов памяти - блоков M512, M4K, и MegaRAM. В таблице 2 приведены отличитильные черты этих блоков памяти.

Таблица 2.

Рассмотрим режимы работы памяти (Memory Modes) ПЛИС Stratix.

Все блоки памяти TriMatrix содержат входные регистры, которые позволяют синхронизировать чтение и запись данных благодаря конвейеризации (pipeline designs).

Модули памяти M4K и MegaRAM позволяют реализовать полноценную двупортовую память, под (true dual-port mode), поддерживающую такие операции, как одновременное чтение из двух портов (two reads), одновременная запись в два порта (two writes), одновременное чтение и запись с двух портов с различными тактовыми частотами. На рис 12 представлена конфигурация двупортовой памяти.

Рис. 12. Конфигурация двупортовой памяти.

 

назад    1  2  3  4  5    далее